use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count is
Port (
clock: IN STD_LOGIC;
result: INOUT integer RANGE 0 TO 1);
end count;
architecture rtl of count is
SIGNAL result_reg:integer RANGE 0 TO 1;
begin
PROCESS(clock)
begin
IF(clock'event AND clock='1')THEN
IF(result_reg=1)THEN
result<=0;
else
result<=1;
end IF;
end IF;
end PROCESS;
result_reg<=result;
end rtl;
Przepraszam, potem wyjasnie.
remiq - 31 stycznia 2006 14:23:30
Oby!
dick 
- 31 stycznia 2006 14:25:36
Ekhm, generator fali prostokątnej wyzwalany zboczem narastającym?
zdzichu - 31 stycznia 2006 14:29:21
Ale jakiś dziwny ten generator, skoro ma na wejściu zegar
tuzi 
- 31 stycznia 2006 15:50:41
Hm. To pewnie przez to, że VHDLa ostatni raz ponad 2 lata temu widziałem 
zdzichu - 31 stycznia 2006 15:51:39
Ech, czas na wyjaśnienia:
To u góry, to oczywiście program/układ napisany w VHDLu. Zdzichu nie zgadł, bo... ten program tak naprawdę nie działał. Po poprawce:
BYŁO
result<=result_reg;
JEST
result_reg<=result;
otrzymujemy zwykły licznik modulo 2
A znalazł się tutaj dlatego, że potrzebowałem skopiować go od kolegi na którego kompie był, a na moim nie było (nie, laborant nie postarał się o jakiś sposób rozsyłania).
remiq - 31 stycznia 2006 16:16:13
Hmmm, chociaż można to nazwać generatorem fali prostokątnej
remiq - 31 stycznia 2006 16:17:24
Tylko że to generator w stylu "wytwarza każdą częstotliwość jaką chcesz, pod warunkiem że chcesz częstotliwość zegara"
tuzi - 31 stycznia 2006 16:19:19
Dokładnie!
remiq - 31 stycznia 2006 16:20:28
!Ona (0/0)